平成２１年度　実績報告書

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教育研究プラットフォームIDER研究成果/ポストドクター・GCOE研究員T o p - d o w n D e s i g n f o r O p t i m i z a t i o n o f P i p e l i n e d A D C 金 東圭 大阪大学大学院 工学研究科 電気電子情報工学専攻 谷口 研究室 ア ブ ス ト ラ ク ト Wireless communication 用 低電力 pipelined ADC の消費電力最適化設計. 10 - bits , 100MHz の性 能を持つ Pipelined ADC 設計のため,消費電力面から最適化した設計 Algorithm を見つけ出し,これを ベースに回路を Design ,及び Test して Algorithm の妥当性を証明する. さらに low supply voltage や Area に関連した最適か問題も同時に考慮して設計する予定である. 最近 high - performance system - on - a - chip(Soc) を target として,低電圧,低電力回路デザインに関し た研究が多く行われている. 特に DVB - Terrestrial (DVB - T) , DVB - Han d held (DVB - H) , Satellite DMB (SDMB) , Terrestrial DMB (TDMB) のような battery powered mobile communication system において Analog - to - Digital Converter は RF receiver から受信したアナログ無線信号を信号処理が容易なデジタル 信号に変換するための変換機回路である. しかし, battery 駆動という制限された与件の中で,より高い 分解能 , や 高速な変換速度 を保ちながら 良質 なデータを処理することは 決して 簡単なことではない. 特 に pipelined ADC は高速信号処理に有利な変換アーキテクチャではあるが,他アーキテクチャの ADC に比べ電力消費が非常に高いという短所を持っている. 一般的に pipelined ADC は 1000 個程度の transistor で analog と digital 回路を構成している mixed 回路であり,これを Transistor level から電力 や面積を最適化するために、人間が algorithm を考え出すことは不可能なことである. したがって Transistor level の設計,つまり bottom - up design ではなく, system specification を用いた Top - down design を通じて、全体システムを分析する方法が必要である. 本研究は 10 - bits の分解能と 100MHz の Conversion rate を持ちながら、最小限の電力を消費する低 電力 pipelined ADC を設計するための Top - down design algorithm を研究し,この al gorithm を用いて Transistor level の設計まで 完成し,研究された algorithm を実際設計とテストから証明し出すことを最終 目的としている. Pipelined ADC の低電力設計のための研究は pipelined ADC の 多様な stage 間の thermal noise budget 分配, stage 当り bit 分配, op - amp の適切な architecture 選択などと関連しており,このような問 題と Power consumption との関係を論理的に分析し,これを通 じて最適化された消費電力を持つ ADC を 設計することである. 現在,研究は normal supply voltage 状態での algorithm だけを考慮している.電 力問題以外でも low supply voltage, chip area も消費電力と共に Chip 性能を決定する重要な問題であ り,今後には消費電力と共にこのような問題についても algorithm を追加し研究する予定である. 92

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