平成21年度 実績報告書
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研究部門成果報告評価解析支援部門●ナノスケールデバイスの量子輸送シミュレーション 極限まで素子の微細化が追求され、シリコンMOS型トランジスタのチャネル長は既に50nmを切り、研究レベルでは10nm以下の素子動作も報告されている。この長さは、室温におけるフォノン散乱の平均自由行程と同程度かそれ以下である。このような微細素子の動作理解やモデル化では、従来我々が使い慣れてきた体系の修正ではなく、大胆な転換が必要となる。一方、素子が極度に微細化された結果、近年、単純な比例縮小則のみによる性能向上の限界も顕在化しつつある。現在、この状況の打破を目指して様々な素子構造・材料が提案され、試作されている。 このような背景のなか、シミュレーションによって優れた素子構造・材料の探索や集積システムの設計を支援すると同時に、MOS型素子の究極の限界がどこにあるかを明らかにすることがデバイスモデリングに強く求められている。我々は,原子論からの統合シミュレーション環境の実現を目指し、非平衡グリーン関数法に基づくデバイスシミュレータの開発を行っている。評価解析支援部門大阪大学大学院工学研究科電気電子情報工学専攻森 伸也部門長図1 ナノワイヤ(NW)トランジスタ図2 NWトランジスタの電流密度のサイズ依存性1. 立体構造MOS型素子におけるしきい値ばらつきの量子輸送シミュレーション ダブルゲート(DG)型やゲートオールアラウンド(GAA)型などの立体構造素子は、極めて短いゲート長においても良好なゲート制御性を有することから、次世代の素子構造として期待されている。しかし、ナノスケール立体構造素子では、量子力学的な閉じ込めが強いため、界面ラフネスの影響をより強く受けることが懸念される。本年度、DG MOS-FET、GAA MOSFETにおいて、界面ラフネスがしきい値ばらつきに与える影響について調べた.その結果、実効的なゲート幅が等しい場合、DG型素子は、GAA型素子と比べて、しきい値ばらつきが半分程度に収まることを見出し、しきい値シフトに対する簡易モデルを構築した 。2. 原子論に基づくナノワイヤトランジスタの量子輸送シミュレーション 有望なトランジスタ材料(原子、結晶方位、ひずみ制御を含む)を膨大な選択肢の中から探索する際に、ユーザが材料毎にパラメータを与える必要のある有効質量近似では対応が困難であり、第一原理的アプローチが必須である。一方で、実用的に有用な解析を行うためには計算速度も重要なファクタである。そこで、我々は、新しい計算アルゴリズムの導入により短時間処理を可能とした原子論に基づく量子輸送シミュレータの開発を行っている。本年度、R[1]345d (nm)Current Density (1010 A/m2)w (nm)Ge NWSi NW22.51.5322.51.53dwCircularSquarexzyMetal Gate3.4 nm7.9 nm7.9 nm3.4 nm7.9 nm7.9 nmSi or Ge BodySiO2xzyMetal GateSi or Ge BodySiO2〈100〉〈100〉48

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