平成21年度 実績報告書
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研究部門成果報告インテグレーション支援部門インテグレーション支援部門●ディジタル・アナログ集積回路アーキテクチャ 将来の超微細CMOSの性能向上を先取りしたディジタル回路の高速化技術とディジタル支援による高性能のアナログ回路の開発を行っている。具体的には、高速ディジタル論理回路の実現に向けた可変レイテンシィ技術、ディジタル支援によるアナログ回路技術、スイッチング制御によるΔΣ変調器、CMOS給電回路などの開発例を紹介する。大阪大学大学院工学研究科電気電子情報工学専攻拠点リーダー谷口 研二1. ディジタル論理回路向け可変レイテンシィ技術 デジタル回路の多くは大域的なクロックを用いた同期回路である。クロック同期回路における設計では、回路の高性能化のためにクロック周期の短縮が常に求められている。各フリップフロップにクロックを同時に入力する完全同期方式では、すべての状況に置いて同一回路動作を保障するためにフリップフロップ間の最大遅延がクロック周期の下限となる。一方,大域的クロックを用いないも提案されているが、この方式はクロック同期回路と比較して必ずしも高性能ではない。我々は回路の高性能化のために、様々な状況に応じて回路を適応動作させる自己同期方式を検討した。回路に信号が入力されてから外部回路がその回路の出力を利用可能になるまでの時間を様々な状況に応じて変化させる可変レイテンシ技術の導入による回路の高速化を、加算器を例にして評価した。可変レイテンシ回路として検討したエラー検出回復方式では、クロック同期回路を遅延エラーが発生する可能性がある短いクロック周期で動作させる。この方式では遅延エラーが検出されない限り論理回路は通常処理を行い、遅延エラーが検出されると演算処理を中断しエラー回復処理を行う。このエラー検出回復方式による可変レイテンシ加算器では付加回路を必要とするが、既存回路の高速化が図れる、まず、すべての入力ベクトル対に対する加算器遅延をシノプシス社のVCSシミュレータを用いて求めた。続いて、その分布により各クロック周期での回路の遅延エラー率を見積り、通常処理を1周期、エラー検出回復を2周期で行う条件で、各加算器構成の最小の実効クロック周期を求めた。この結果、可変レイテンシ技術により加算器のスループットが最大17%向上することを確認した。2. 高性能ADコンバータ回路①時間量子化方式(TDC-)ADコンバータa)歪低減法 時間量子化方式ADコンバータ(TDC-ADC)は回路の大半がディジタル回路で構成されるため微細プロセスに適しているが、TDC での時間量子化動作の基準クロックを生成する遅延同期回路(DLL: Delay Locked Loop)の遅延ばらつきによりAD 変換特性が劣化する。この遅延ばらつきの影響を考慮したDLL の回路設計を行うため、遅延ばらつきにより生じる歪みを解析し、全高調波歪み(THD:Total Harmonic Distortion)として見積もる近似式を導出した.この解析式より、THD の観点では奇数倍のアクセラレーティングが実用に適していることが分かった。また、近似式を用いて, 要求されるTHD に対し許容される遅延ばらつきの量を見積もることが可能となった。b)ディザの導入によるSNDRの向上 アナログ信号をディジタル化する際、 必ず量子化雑音が発生する。 量子化雑音は入力信号に対し強い相関をもち入力信号の高調波となる。通常のADコンバータでは高調波成分の発生を抑えるため、 ディザを用いて入力信号と量子化雑音の相関をなくして白色雑音化する手法が知られているが、入力信号に意図的に重畳する雑音(ディザ)は、 信号と雑音の相関を無くす代わりにSN比が劣化する。特に時間量子化方式ADコンパータでは入力信号に対するパルス幅変調において、ディザの折り返し雑音が発生するためSN比の劣化が顕著となる。 TDC-ADCに用いるディザは、高周波ほど大きく減衰するローパスフィルタ特性が適している。 PWMによる折り返しでは高い周波数成分が低い帯域に折り返してSN 比を劣化させるため,、高い周波数領域で減衰の大きなディザを加えてSN 比の劣化を抑制することができる.ローパスフィルタ特性を持つディザを用いたシミュレーションの結果、既存ディザに対し3dB のSN 比の改善を達成できることを確認した。②低消費電力逐次比較ADコンバータa)高速逐次比較ADコンバータ 低消費電力で動作する逐次比較型(Successive Approximation Resister:SAR)AD コンバータはコンパレータ、SAR-LOGIC、DAC(Digital to Analog Converter) で構成され、2 分木探索アルゴリズムを用いて一回の比較で1ビットずつディジタルコードを決定していく。そのため、比較動作をマルチビット化することで従来SAR-ADC の比較動作回数を低減し、より高速動作に適したSAR-ADC構成を提案した。提案した回路には, 高速化と8

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